2002 - INFN - Sezione di Padova

Transcript

Stato del progetto TDAQ di
ATLAS e richieste finanziarie
2002/2003
S.Falciano - INFN Roma1
Gruppo1 - 25/6/2002
ATLAS Trigger / DAQ Architecture
Detectors
Front-end
Pipelines
Readout
Drivers
Readout
Buffers
1 GHz interaction rate /
40 MHz bunch-crossing rate
Level 1
RoI Pointers
Level 2
O(10) ms latency
O(1) kHz output rate
HLT
Event Filter
~ seconds latency
O(100) Hz output rate
Data
Storage
Gruppo1 - 25/6/2002
Hardware based (FPGA
and ASIC)
Coarse calorimeter
granularity
Trigger muon detectors
<75 (100) kHz
Event
Builder
Buffers &
Processing
Farms
2µ
µs latency
LVL1
LVL2

Region-ofInterest (RoI) concept

Specialized algorithms

Fast selection with early
rejection
EF
Full event available
Offline derived
algorithms
Seeding by LVL2
Best calibration /
alignment
Latency less demanding
Outline della presentazione
• Struttura del progetto TDAQ
• Attività italiane : LVL1, HLT, DAQ, DCS
– Consuntivi e sblocchi s.j. per il 2002
– Impegni e previsioni di spesa per il 2003
• Aggiornamento profili di spesa CORE e MoU
Gruppo1 - 25/6/2002
Overview e “dipendenze” del
progetto
Muon
TDAQ
Detector
Interface
Group
Offline
Calo
InnDet
Gruppo1 - 25/6/2002
Physics
Struttura del progetto TDAQ
– LVL1
• Muon (barrel + endcap), MuCTPI
• Calorimeter
• CTP (Central Trigger Processor)
– HLT
• Detector slices
• LVL2/EF
• PESA (Physics and Event Selection Architecture)
– DAQ
• Data Flow
• Online Software
• DCS (Detector Control System)
– Common activities
• Architecture
• Sw releases etc.....
Gruppo1 - 25/6/2002
Attività italiane (1)
• Sviluppi hardware (processore di trigger
di Livello-1, prototipi di trigger Livello-2
ed Event Filter)
• Sviluppi software online (DAQ testbeam,
framework e data flow per HLT)
• Studi di Trigger Performance - PESA
(simulazioni e sviluppi algoritmi online)
Gruppo1 - 25/6/2002
Attività italiane (2)
• Trigger di Livello-1 muoni (barrel)
(LNF, Napoli, Roma1, Roma2)
• Trigger di Livello-2 muoni (barrel)
(Pisa, Roma1)
• Trigger di Livello-2 pixel (Genova)
• Event Filter (Lecce, Pavia, Roma3)
• DAQ testbeam (TDAQ + gruppi detector)
Gruppo1 - 25/6/2002
Incarichi nel progetto TDAQ
• A.Nisati (Roma1) -> IB Chairperson e Coordinatore
algoritmi muoni in PESA
• V.Vercesi (Pavia) -> Coordinatore PESA (Physics and
Event Selection Algorithms and Architecture)
• F.Parodi (Genova) -> Coordinatore algoritmi b-tagging in
PESA
• S.Veneziano (Roma1) -> Coordinatore trigger LVL1
muoni barrel+endcap+MCTPI
• S.Falciano (Roma1) -> Coordinatore Detector Readout
nel DIG e Detector HLT slice tests
Gruppo1 - 25/6/2002
Organizzazione del progetto TDAQ
Nel TDAQ, come in tutti gli altri sub-system di ATLAS,
si lavora controllando il raggiungimento degli obbiettivi
attraverso la preparazione e successiva verifica di:
• Milestone dettagliate, interne ai vari sotto-progetti
(e.g. LVL1, HLT, DCS, etc.), generalmente note solo alla
comunità specifica e utilizzate dagli sviluppatori del
progetto stesso
• Milestone piu’ generali che sono note a tutta la
comunita’ del progetto TDAQ
• PDR : Preliminary Design Review
• FDR : Final Design Review
• PRR : Production Rediness Review
Gruppo1 - 25/6/2002
Outline presentazione
PESA
LVL1
HW
+
Richieste
finanziarie
Software framework
LVL1
SW
Algoritmi
Simulazioni
HLT
SW
Richieste
Finanziarie
+
Trigger Performance
(Usa le risorse del calcolo e di GRID)
Gruppo1 - 25/6/2002
HLT & DAQ
HW
Trigger di Livello-1 µ barrel
• Studio delle prestazioni del trigger e
sviluppo del codice di simulazione
• Sviluppo elettronica on-detector
• Sviluppo elettronica off-detector
Gruppo1 - 25/6/2002
• Sviluppo elettronica on-detector
– connessioni del Front-End con trigger e
readout
– ASIC Matrice di Coincidenza
– PAD e Splitter Boxes
– Link ottico (Tx)
• Sviluppo elettronica off-detector
– Readout Driver
– Sector Logic
– Link ottico (Rx)
Gruppo1 - 25/6/2002
RPC LVL1 trigger/readout slice
Gruppo1 - 25/6/2002
Milestones LVL1 Barrel
“La priorità è stata posta sullo sviluppo dell’elettronica on-detector”
stato sett 01
31.07.01
31.12.01
31.03.02
30.06.02
attuale
✔
✔
✔
✔
✔
✔
30.10.02
30.09.02
31.12.02
31.12.03
30.04.04
31.12.04
PDR Sector Logic
PDR ROD (effettuato il PDR del backplane)
PDR Optical Link (nuova versione)
FDR CM ASIC
FDR PAD
FDR Splitter
FDR Optical Link (nuova versione)
FDR Sector Logic
FDR ROD
Irradiation test of all components, including ASIC
Full system test
PRR full trigger system
Mass production completed
On-detector trigger electronics available
Off-detector trigger electronics available
Il ritardo di LHC non e’ stato ancora considerato nelle milestones del LVL1, ha causato un
ritardo di sei mesi nella istallazione dello spettrometro
Gruppo1 - 25/6/2002
Gruppo1 - 25/6/2002
Finanziamenti 2002 Roma
• 2 prototipi splitter (finanziati k€ 2.5)
– Prototipi Splitter realizzati (LNF+Roma) e utilizzati
al test stand di Napoli (FDR 12 marzo 2002)
– Versione finale pronta a luglio di:
• Splitter eta, Splitter phi e Motherboard
• Si chiede lo sblocco SJ (CA k€ 322) a settembre, per poter
effettuare nel frattempo una stima piu’ completa dei costi
(sj di tipo 1 e sottoposto alla realizzazione della FDR).
Gruppo1 - 25/6/2002
DCS
Gruppo1 - 25/6/2002
(controllo e inizializzazione del LVL1)
Finanziamenti 2002 (1)
• 2 prototipi ROD SJ al PDR (allocati k€ 4).
– E’ stato deciso in accordo con i referees di Atlas di
spostare il progetto al prossimo anno, per potersi
concentrare sullo sviluppo dell’elettronica ondetector.
– Non si chiede lo sblocco SJ.
• 2 CAN Controller per SCADA + IF (fin. k€ 4).
– Il DCS dell’esperimento non ha ancora preso una
decisione, prevista entro l’anno.
Gruppo1 - 25/6/2002
Gruppo1 - 25/6/2002
• 2 prototipi Sector Logic SJ al PDR:
– PDR: 12 Marzo 2002
– Prototipo VME, con funzionalita’ ridotte,
pronto a settembre, per effettuare lo slice
test.
– Si chiede lo sblocco SJ (C 4k€).
Gruppo1 - 25/6/2002
• Meccanica e stampi cooling PAD
– ATLAS sta studiando la possibilita’ di aumentare la
potenza di raffreddamento della caverna.
– Prototipi della meccanica finale di PAD e Splitter
sono in produzione, senza piani di raffreddamento
• 3 PADs
• 3 Splitter
– Studi di integrazione previsti a Frascati e CERN
durante il periodo luglio-ottobre.
Gruppo1 - 25/6/2002
• Test irraggiamento Lovanio
– Una campagna e’ stata finanziata ed effettuata,
costo effettivo k€ 0.9x4.
– La seconda campagna prevista in autunno, ma non e’
stata ancora trovata una finestra di tempo
utilizzabile dal LVL1.
– Chiediamo lo sblocco della seconda campagna ME k€
3.5.
• Chiediamo lo sblocco di ME 2/3 anno (k€ 8) per
il nuovo assegno di ricerca.
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Finanziamenti 2002(5)
• Produzione PAD OR:
– Si chiede lo sblocco a Settembre (k€ 215), per poter
effettuare nel frattempo una stima accurata dei
costi.
– la produzione verra’ effettuata verso la fine
dell’anno, non appena il prototipo finale di PAD e’
pronto.
• Crate VME64x (finanziati k€ 7.5) :
– puo’ essere acquistato, essendo stata fatta la scelta
della CPU (Concurrent)
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Finanziamenti 2002(6)
• Secondo MPW run ASIC CM, packaging e testing:
– I test finora effettuati non sembrano richiedere un secondo
run (test d’irraggiamento da fare).
– Test completi verranno effettuati a settembre in laboratorio
nello slice test. (allocati sj k€ 70 + 19.5).
• Nuova richiesta: ME 1 MU
– Test beam X5: 3 doppietti 50x50 cm2 equipaggiati con
prototipi di Splitters e TDC.
• Studio della risposta del FE+Receivers, che verranno prodotti a
fine anno (Splitters)
• Studi di risposta del trigger utilizzando la configurazione finale
delle camere ed in presenza di fondo (simulazione dettagliata
dell’hardware).
• Da confrontare con i test del 2003, dove sara’ utilizzata
l’elettronica finale
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History
S.Veneziano
• CMA ASIC submitted 20th November 2001
• 49 dies packaged by March 15th with four-pin bonding
following preliminary specs (package 0208).
New wafers had to be selected for packaging with final
Bonding.
• Loadboard arrived 10th March to test site (Milano),
following specifications (package 0219), had to be
fixed to package 0208.
• Industry tests started 21st March on 49 packages
0208 with scan tests.
Gruppo1 - 25/6/2002
History 2
S.Veneziano
• 7th April functional tests sent by Rome to industry
• 15th April 5 0208 tested devices (no RAM tests) and
loadboard sent to Rome.
• 20th April RAM test vectors sent by Rome to industry.
• 29th April 44 fully tested 0208 package devices at
Microtech.
• 23rd May 37 devices with package 0219 tested at
Microtech.
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CM ASIC layout and architecture
S.Veneziano
• 430 kgates UMC 0.18 µm, 320 MHz PLL (X8), 24
double-port RAMs.
pulse stretch
sync thr/overlap
to 40 MHz ck
320 MHz
internal CK
J1
4
3
2/2
FIFO1
mask-0
pulse stretch
pulse stretch
pulse stretch
64
64
mask-0
64
mask-0
32
32
pre-process
mask-0
64
64
64
mask-0
3
32
mask-0
32
64
64
12
TIME
interp
32
mask-0
32
32
64
L1ID
counter
3 bit
counter
FIFO2
pulse witdh
adjustment
32
32
12
pulse stretch
progr pipeline
32
BCID
counter
DERANDOMIZER
64
64
1/2
12
12
12
3
12
3
64
12
3
64
12
L1 PIPELINES
deadtime
Gruppo1 - 25/6/2002
depth
thr/overlap
K pattern
BCID
32
mask-1
32
pulse width
4
32
12
64
32
2/2
majority logic
(2/4, 3/4, 4/4)
mask-0
J0
1/2
mask-1
pre-process
edge detector
dead timer
I1
64
32
I0
mask-1
mask-1
32
BCR
3
from BCID
counter
declustering
JTAG
TCK
TMS
TDI
TDO
3X
mode
registers
I2C slave
I2CCK
I2CDATA
ADD[7:0]
threshold
output
trigger pattern
320 MHz
32
TIME
INTERPOL
64
3
x8
3x32
MATRIX
32
DLL
40 MHZ
COINCIDENCE
coincidence
program
maj set
32
160 MHZ
Array result
3X
mask to 0
depth
SERIAL
READOUT
SERIAL
INOUT
CMA Loadboard
S.Veneziano
• Loadboard developped for Teradyne tester, has
been designed with additional connectors for PLL
test and lab tests in Rome.
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Industrial test results
S.Veneziano
• 49 0208 packages tested:
–
–
–
–
7 failing on GND
1 RAM fail
1 SCAN fail
40 OK (81.6% yield)
–
–
–
–
No GND fails (already discarded?)
4 RAM fails
3 SCAN fails
30 OK (81.1% yield)
• 37 1219 packages tested:
• 70 ASICs good, to be used for further tests and
irradiation.
Gruppo1 - 25/6/2002
36x64K T=6.125ns
Pattern generator
Generator
PODs
LAB setup
S.Veneziano
Clock jitter
Waveform
Analyser T=10ns
GPIB
LAN
loadboard
Gruppo1 - 25/6/2002
I2C on RJ45
PLL vs Voltage
S.Veneziano
40 MHz input
Jitter [ps]
PLL jitter
180
160
140
120
100
80
60
40
20
0
Pk-Pk
std. dev.
1.5
1.6
1.7
1.8
1.9
Vdd [V]
160 MHz on dedicated IO
PLL jitter
600
160 MHz derived clock output has
been used to check PLL stability
(320 MHz)
Gruppo1 - 25/6/2002
Jitter [ps]
500
400
Pk-Pk
std. dev.
300
200
100
0
10
20
30
40
50
Input clock [MHz]
Time interpolator linearity
50
CH
CH
CH
CH
42
S.Veneziano
0
1
2
3
K
time slot
34
26
18
Very preliminary
10
0
25
50
75
100
delay [ns]
• Hits on four channels have been generated, in 1 ns
steps, within a range of 4 BCs (CH 1-4), also trigger
output time is measured (K).
Gruppo1 - 25/6/2002
Power vs voltage
S.Veneziano
• Power consumption is within specs (1.5 W)
Power consumption vs. voltage
0.80
I [mA]
0.75
0.70
0.65
0.60
0.55
1.50
1.60
1.70
1.80
1.90
Vdd [V]
ASIC Core power (high frequency mode) = 1.26W
Gruppo1 - 25/6/2002
Gruppo1 - 25/6/2002
Gruppo1 - 25/6/2002
Gruppo1 - 25/6/2002
Gruppo1 - 25/6/2002
Gruppo1 - 25/6/2002
Finanziamenti 2002 Napoli
• Prototipo scheda RX (mezzanine+VME) (finanziati 7 k€)
– PAROLI -> GLINK mezzanines
– VME nel 2003
• Prototipi TX on-detector (finanziati 3 k€)
– PAROLI -> GLINK mezzanine
• PDR
• FDR
• Nuova stima dei costi TX-RX (-fibre)
– 456 k€ (fattore 1.5 costi previsti CORE)
– Da aggiungere il costo delle fibre (0.2k€/100m)
Gruppo1 - 25/6/2002
Finanziamenti 2002 Napoli (2)
• Test irraggiamento TX (finanziati 2.5 k€)
– In Giappone (gruppo TGC) test Single Event Upset
– Roma ISS total dose, da fare
• Prototipo backplane (finanziati 2.5 k€)
– ROD PDR (-) + logica collaudo (costi aggiuntivi)
• Crate VME64x (finanziati 7.5 k€)
– acquistato
• CPU VME64x (finanziati 4 k€)
Gruppo1 - 25/6/2002
Tabella sblocco SJ (k€) 2002
ME
CO
SL prototipo
4
ROD prototipo
-4
Test irraggiamento Lovanio
4
Assegno di ricerca
8
CA
Secondo run ASIC CM
70 settembre (ulteriori test)
Produzione Splitter
322 settembre (stima costi finale)
Produzione PAD OR
Gruppo1 - 25/6/2002
Finanziamenti 5%
• 2002
– Sono stati finora realizzati:
•
•
•
•
•
Prototipo PAD motherboard low pt
Prototipo PAD motherboard high pt
Prototipo PAD OR
Schede di test per PAD e Splitter
Prima versione link TX-RX ed FPGA.
– Verranno realizzati entro l’anno:
• Prototipo finale PAD
• Prototipi schede CM Phi e CM Eta
• 2003
– Preproduzione PAD, schede CM (5%)
Gruppo1 - 25/6/2002
Richieste 2003
• Le richieste sono rivolte alla pre-produzione di
tutti i componenti dell’elettronica on-detector
non inclusi nel progetto 5%, ai test su fascio e di
integrazione con i rivelatori dello spettrometro.
– Preproduzione di:
•
•
•
•
Link ottico (Napoli)
Meccanica pad e splitter
Scheda TTC (CERN?)
Scheda ELMB (CERN)
Gruppo1 - 25/6/2002
Richieste 2003 Roma
– Verra’ richiesto il SJ per la produzione
dell’elettronica on-detector, nel Q4, da
sbloccare solo se tutti i test di integrazione
avranno successo.
– Produzione ASIC
• lo Yield misurato (80% su 87 dispositivi) fa si che
si possa fare la produzione in un solo passo (Eng)
invece di due (Eng+Prod).
Gruppo1 - 25/6/2002
Richieste 2003 Roma (2)
– Cavi e fibre:
• dovranno essere ordinati nel 2003 o nel 2004. E’ necessario
studiare l’impatto di questa scelta nell’istallazione dello
spettrometro.
– Due campagne Lovanio (ME k€ 2.5+2.5SJ), di cui una
SJ alla effettiva necessita’.
– Due prototipi sector logic.
– Due prototipi ROD (50% con Napoli), SJ agli impegni
del gruppo ed alle scelte di ATLAS.
– Napoli gestira’ i propri consumi.
Gruppo1 - 25/6/2002
Richieste 2003 Napoli
•
•
•
•
50 link (50 TX + 50 RX) (46 k€)
Prototipo finale RODbus (7k€)
RX VME board (6k€)
50+50 fibre multimodali (costo per piccola
fornitura 0.2 k€ @ 100m)
– Il numero totale di schede/fibre derivera’ dalle
esigenze di preproduzione
Gruppo1 - 25/6/2002
Tabella richieste 2003 (k€)
ME
CO
SL prototipo (x2)
4
ROD prototipo (x2)
2 + 2
Test irraggiamento Lovanio
(2 camapgne)
CA
Note (Rm e Na)
2.5
2.5sj
Cavi (2003 o 2004) ?
50 link (TX e RX senza fibre)
46
50 + 50 fibre multimodali
connettorizzate MTRJ (l=?)
?
R&D RODbus (PCB, connettori,
testbench, componenti)
7
R&D Rx (prototipo PCB,
componenti)
6
Gruppo1 - 25/6/2002
Es.: 100m fibra
conn. ST/ST = 200 €
Profilo CORE Trigger LVL1
Item
Number
PAD boards
PAD OR boards
Splitter boards
Matrix boards
CM ASIC
Optical link TX/RX + fibre
RX boards + backplane
Sector logic
ROD (no Slink)
TTC boards/ components
LEMB (DCS)
Cables (obsolete)
Low Voltage
Crates (VME 64x 6U)
Cooling + mechanics
Unit cost(Mlit) Total cost
832
832
832
3328
1
0,5
0,75
0,12
416
1
128
32
864
832
0,12
64
16
832
3
10
0,3
Total
Gruppo1 - 25/6/2002
832
416
624
399
1200
416
110
150
40
104
100
350
192
160
250
5343
2001
2002
2003
2004
832
416
624
399
1200
416
110
150
40
104
100
350
192
160
250
2240
2451
652
2005
Tabella CORE 2002/2003 (k€)
Secondo run ASIC CM
70 settembre (ulteriori test)
Produzione splitter
Produzione PAD OR
Produzione ASIC CM
350 invece di 550 (*)
Produzione PAD boards
430 (*)
Produzione Matrix boards
207 (*)
Optical link TX/RX + fibre
(previsti 215 k€ incluse le fibre)
760 € x 416 = 316 k€ senza fibre
(da valutare il costo delle fibre)
TTC boards / components
54 (da valutare se si useranno le
schede CERN per problemi di costi)
ELMB (DCS)
52 (sj alla gara CERN e ai costi
finali)
Cooling + mechanics
129 (sj alle valutazioni in corso sul
cooling; si decide entro l’anno)
(*) s.j. ai risultati dei test d’integrazione
Gruppo1 - 25/6/2002
Alcune precisazioni ...
• Nelle cifre CORE non e’ inclusa l’IVA. Occorre capire su
quali item va pagata.
• Nel calcolo delle cifre CORE non sono stati inclusi gli
“spare” per una decisione di ATLAS. Gli “spare”
andranno richiesti (in una percentuale congrua al
numero di item da produrre) quando si richiedono i
finanziamenti.
Gruppo1 - 25/6/2002
Simulazioni, algoritmi e trigger
performance Æ PESA
• Necessità di implementare le simulazioni del trigger nel
nuovo framework dell’offline (ATHENA) sia per sviluppi
di nuovi algoritmi che per studi di performance
• Necessità di valutare il framework dell’offline e
adattarne il kernel alle esigenze dell’online (“ATHENA
light” Æ HLT framework)
• Grosso sforzo per adattare il codice di simulazione e gli
algoritmi di trigger ai layout che cambiano
– Per i pixel e per i muoni è costato molto tempo a danno di sviluppi
nuovi, stime di trigger rate etc.
• Ottimizzare le prestazioni degli algoritmi e tenere sotto
controllo le trigger rate (come richiesto da LHCC)
Gruppo1 - 25/6/2002
Dove ne siamo ...
• Quasi tutte le simulazioni di trigger (LVL1 e HLT) sono
state implementate in ATHENA.
• Ricavata una versione “light” del Kernel di GAUDI (dal
quale è derivato ATHENA) che supporta la
programmazione Multi-Thread (adatta allo schema e
alle necessità del software che si vuole implementare
nei processori HLT). Gli “overhead” misurati del
framework sono molto piccoli e questo ci fa pensare
che siamo sulla buona strada.
Gruppo1 - 25/6/2002
Simulazione LVL1 barrel
• Due approcci:
– Un algoritmo veloce implementato nel vecchio framework
(ATRIG) e basato sul database dei muoni AMDB; viene usato
per la stima delle prestazioni del trigger (calcolo delle finestre
di coincidenza, efficienza, trigger rate, etc.);
– Un set di “oggetti” che simulano in grande dettaglio il
comportamento dell’hardware: Matrice di Coincidenza (CM),
PAD logic, Sector logic, Readout. Viene usato estensivamente
per i test di laboratorio.
• Questi due approcci convergeranno presto
nell’implementazione del nuovo codice del LVL1 nel
nuovo framework software (ATHENA).
Gruppo1 - 25/6/2002
Schema di trigger LVL1 barrel
Gruppo1 - 25/6/2002
Risultati recenti
• Geometria degli RPC aggiornata all‘ultimo
layout (inclusa la regione dei piedi)
• Modello del cablaggio delle CMA (al momento
usato solo per il piano di Pivot)
• Nuove finestre di trigger
• Codice di decodifica dei dati di LVL1
nell’algoritmo di LVL2 (input al pattern
recognition).
Gruppo1 - 25/6/2002
CENTRAL CRACK : OUTER LAYER
1.74 m
1.46 m
1.50 m
1.26 m
Gruppo1 - 25/6/2002
Muon Spectrometer Layout
Provide access to EndCap Calorimeter and ID
Gruppo1 - 25/6/2002
Cabling Map , sector 1 (Large)
Gruppo1 - 25/6/2002
Cabling Map, sector 2 (Small)
Gruppo1 - 25/6/2002
Cabling Map, sector 2 (Small)
Extend coverage of CM10, low-pT
Introduce an additional CM, high-pT
Gruppo1 - 25/6/2002
Cabling Map, sector 12 (Feet)
Extend coverage of CM0 and CM1, high-pT
Introduce and 2 additional CMs, high-pT
Gruppo1 - 25/6/2002
New geometry (layout O)
4∗
∗106 single µ events
- check of the “old” simulation chain
- check the new RPC geometry
- trigger windows (6/20 GeV) on the
whole barrel
Gruppo1 - 25/6/2002
Gruppo1 - 25/6/2002
Gruppo1 - 25/6/2002
Attività PESA e sviluppi di
algoritmi HLT
• Algoritmi di trigger di LVL2 basati sui rivelatori
Pixel, TileCal, RPC e MDT
• Valutazione dei programmi di ricostruzione
offline MUONBOX e MOORE come candidati
per i programmi di Event Filter
• Calcolo delle trigger rate
• Software framework per HLT (CORE software)
Gruppo1 - 25/6/2002
Sviluppi di Algoritmi HLT
• Genova : Trigger di traccia basato sui punti rivelati dai tre piani
del rivelatore a Pixel. Permette di ricostruire segmenti di traccia
con alta efficienza (90%) e bassa contaminazione dovuta a false
associazioni (<10%). Applicazioni al trigger di fisica del B
(segmenti di traccia come punto di partenza per la ricostruzione
completa nel rivelatore al Si) e al trigger di b-tagging (grazie alla
buona risoluzione in parametro d’impatto è possibile definire una
selezione di jet con il quark beauty già a LVL2).
ÆIn seguito al cambiamento di layout, sono in corso nuove
valutazioni di “performance” : va previsto uno scenario con due soli
layer e la necessità di includere nel fit di traccia i piani del
rivelatore SCT.
Gruppo1 - 25/6/2002
Sviluppi di Algoritmi HLT (cont.)
• Pisa : Sviluppi di algoritmi di LVL2 basati sul TileCal per
l’identificazione delle tracce di muoni di low-pT. Questo Tile-tag
può irrobustire il trigger di mu ed è stato studiato per alcuni
canali di fisica.
Gruppo1 - 25/6/2002
LVL2: low pT di-muon Trigger using TileCal (Giulio Usai)
LVL-1 RPC: define a RoI µ(6)
LVL-2 MDT: µ confirmation
TILE: open a SRoI µ(2)
to seed search of ID tracks
Strategy
Road of TILE cells
with an energy
deposition
compatible with a µ
E3
Gruppo1 - 25/6/2002
µ resolution ∆η∆φ =0.1x0.2
Events: bb Æµ
µ J/ψ
ψ(µµ
µµ)K
µµ 0 + pileup at low L.
Tile tag -MDT
MDT 1st station
µ efficiency
(Can reduces
fake tags ~10)
Tile tag -ID
Ecal
µ Tile
TRT+Si+Pxl
efficiency
µ pT (GeV/c)
Gruppo1 - 25/6/2002
(Can measure
momentum)
%Fakes
• Pavia : Elaborazione dei criteri di selezione degli eventi necessari
ai diversi settori di analisi fisica e determinazione delle
corrispondenti rate. In collaborazione con Genova, si è lavorato ad
alcuni aspetti della fisica dei B che permettono di abbassare la
rate di trigger di LVL2.
• Roma3 e Lecce : Valutazione del programma di ricostruzione
offline dei muoni, MOORE, come codice di Event Filter.
Gruppo1 - 25/6/2002
• Roma1 : Produzione di eventi di muoni singoli e fondo di caverna
nello spettrometro per lo studio delle prestazioni del trigger, sia
in termini di reiezione che di risoluzione in impulso, efficienza e
tempo di processamento degli algoritmi. L’algoritmo di trigger di
LVL2 ha prestazioni molto prossime a quelle dell’offline (5.5% e
4.0% per muoni da 6 e 20 GeV, da confrontarsi con 4.5% e 2.5
dell’offline; efficienza del 90% alla soglia di 6 GeV, fino a 95% a
20 GeV; riduzione della rate di trigger di un fattore 2 a 6 GeV, 10
a 20 GeV, di un ulteriore fattore 3 se si applica la ricostruzione
combinata con l’Inner Detector. Tempi di processamento : 2 µs per
l’algoritmo stand-alone e 20 µs per la ricostruzione combinata su
un processore di 10SPECint95.
Gruppo1 - 25/6/2002
Gli scenari per lo “start-up” di LHC
V.Vercesi
• Fino allo scorso anno (base per l’elaborazione del TP per
HLT/DAQ/DCS)
Æ “low luminosity”
– 3 anni a 1x1033
Æ “design luminosity”
– più anni a 1034
• Approccio semplificato, ma ipotesi di lavoro stabili
• Lo scorso anno e quello corrente:
– Nuovi scenari proposti a ritmi sempre più frequenti
• Scenario presente (October LHCC minutes, R. Cashmore note)
– Statistica: ~10 fb-1
– Durata:
~200
– Duty cycle: ~60%
– Luminosità: 2x1033
Gruppo1 - 25/6/2002
ottenibili dal primo run di fisica
giorni di presa dati
(14 h di durata di un fill, 10 h per
refill)
LVL1 Trigger menus
Adjusting of some thresholds to obtain similar output rate at
2*1033 as was foreseen at 1*1033
Gruppo1 - 25/6/2002
La strategia
• Come fronteggiare una luminosità di 2x1033 ?
– Ottimizzazione dei trigger menu in funzione della luminosità
rilasciata dalla macchina durante il run
– A 2x1033 è privilegiato il programma di fisica di high-PT
• Occorre sempre ottimizzare in parallelo le performance
di fisica ottenibili e quelle del sistema
Gruppo1 - 25/6/2002
HLT rates for 2x1033
Selection
2∗1033 cm-2s-1
Rates (Hz)
Electron
e25i, 2e15i
~40
Photon
γ60i, 2γ20i
~40
Muon
µ20i, 2µ10
~40
Jets
j400, 3j165, 4j110
~25
Jet & ETmiss
j70 + xE70
~20
tau & ETmiss
τ35 + xE45
~5
2µ6 with mB /mJ/ψ
~10
b-physics
Others
Total
Gruppo1 - 25/6/2002
pre-scales,
calibration, …
~20
~200
Lo scenario di “deferral/staging”
V.Vercesi
• “Staging” iniziale del detector
– Alcune componenti rilevanti per le trigger performance mancheranno
• layer medio dei pixel, wheels più esterni del TRT, parte dei readout
drivers (ROD) del LAr, …
– Significanza ridotta per la scoperta dell’ Higgs leggero (~ -10%)
• Compensata da un aumento di ~ 20% di luminosità integrata
– Massima rate al LVL1 di 50 kHz (LAr RODs)
• Al TDAQ è stato chiesto cosa succederebbe se si operassero tagli
drastici alle proprie spese per finanziare gli extra-costi dei progetti
comuni
– Comporterebbe tagli drastici al sistema iniziale di HLT/DAQ
(rimarrebbe solo 1/3- 1/2 del CORE budget)
• Rimandare l’acquisto di componenti commerciali di network / processori
– Restringerebbe in maniera severa la capacità di rate/bandwidth
• Meno di 1/2 di design rate capability (30-35 kHz peak LVL1 rate)
– limiterebbe la B-physics & metterebbe a rischio parte della fisica di
high-pT
• Meno di 1/5 di design rate capability (10-15 kHz peak LVL1 rate )
– comporterebbe tagli drastici al programma di fisica di high-pT
Gruppo1 - 25/6/2002
Preparazione del TDR
V.Vercesi
• Per il TDR sarà necessaria una valutazione “realistica” del
programma di fisica possibile versus : (1) lo scenario di startup di
LHC, (2) le risorse disponibili e quindi il sistema di trigger che
sarà possibile realizzare. “Realistico” significa :
– Formato “bytestream” dei dati dei detector
– Converters per mapparsi in maniera dettagliata sulle Detector
Description
– RoI builder e Data Manager operazionali
– Nuovo Event Data Model per la riconstruzione
– Steering per controllare le selezioni di LVL2 & EF
– Algorithmi di LVL2 con interfacce e framework comuni
– Algoritmi di EF derivati dall’offline e operanti nel nuovo EDM
• Ci sono molte aree comuni di collaborazione con l’offline
– Bytestream, EDM, Detector Description,…
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HLT software framework (1)
Gruppo1 - 25/6/2002
HLT software framework (2)
Gruppo1 - 25/6/2002
EDM: flusso dei dati simulati
Generator
RawDataObjects
HepMC
ROD Emulation
Algorithm
Particle Filter
ROD Input
Digits
McTruth(Gen)
Simulation
Digitization
Hits
McTruth(Sim)
MergedHits
PileUp
McTruth(PileUp)
ROD Emulation
ByteStream
ConversionSvc
L1Result
ByteStream
ATLAS
Gruppo1 - 25/6/2002
L1 Emulation
(inc. L1 ROD)
L1Digits
L1 Digitization
L2Result
L2 Selection
Algorithm
EFResult
EF Selection
Algorithm
Uses RawDataObjects
or ByteStream
(passthru)
EDM: ByteStream
(D.Barberis)
• Con “ByteStream” si intende un file contenente eventi in un formato
“come se uscisse dall’elettronica dell’esperimento”.
• È utile per gli studi del trigger di secondo livello ed Event Filter: flusso di
dati, timing, spacchettamento etc.
• Per costruire il ByteStream a partire dalla simulazione (e utilizzarlo
nella ricostruzione!) sono necessari:
• formato dei dati nella minima unità di read-out
• mappa contenente la corrispondenza fra ogni elemento di rivelatore
nella geometria di ATLAS (Off-line Identifier) e la sua posizione e
numerazione nel read-out tree
• codice C++ per convertire i dati da/a RawDataObjects
Gruppo1 - 25/6/2002
Tre attività rilevanti in corso
• Core software per l’Event Filter
• Sviluppi DAQ per testbeam
• Slice verticale di LVL1 + HLT per i muoni
Gruppo1 - 25/6/2002
Core software per l’Event Filter
V.Vercesi
• Nell’ambito del DAQ-1 project sono stati realizzati (a partire da un
High Level Design comune) 3 diversi prototipi, basati su 3 differenti
architetture HW e SW
• Succesivamente, sulla base delle esperienze maturate con tali
prototipi, è stato realizzato un codice comune di EF dataflow
– Completamente basato sulla tecnologia Multi-Thread del prototipo
italiano
– Da impiegarsi nel sistema di acquisizione dell’imminente muon test-beam
• Attualmente l’EF core software è in fase re-design seguendo
“software process” utilizzato nel T/DAQ
–
–
–
–
Requirement Document prodotto e ispezionato alla fine dello scorso anno
High level design realizzato
Detailed design in piena fase di sviluppo
Una prima implementazione (molto semplificata) è in fase di
realizzazione per il test di integrazione di Giugno
Gruppo1 - 25/6/2002
Core software per l’Event Filter
• Pavia e Roma3 : Studi di architetture di processori di tipo SMP
come prototipi di EF farm. Le prestazioni dell’archittetura SMP
sono risultate tra le migliori in termini di throughput totale,
latenza di passaggio interno dei dati e scalabilità. La valutazione
prosegue con studi di softwre che potrebbero essere idonei a
questa architettura (e.g. Multi-Thread). Uso della farm di
processori di Alberta portati al Cern e loro integrazione su
testbeam. Æ Attulmente esiste un codice comune a tutti e 3 i
prototipi di EF-farm (Pavia, Marsiglia e Alberta), incluso “controllo
e monitoring” delle sub-farm (EF-Supervisor), scritto in Java. In
questo codice è stato introdotto il codice di calibrazione delle
camere MDT (CALIB) e si sta valutando l’inserimento del
programma di ricostruzione offline OO, MOORE.
Gruppo1 - 25/6/2002
A.Negri
High level design wrap-up
SFI
• In order
– to decouple the event management
task from the processing one
– to have a single control point for each
processing node
• all the dataflow is implemented inside a
single process (EFD), which is in charge
of all data management and security issues
EFD
PT1
comp1
PT2
comp3
comp2
PT1
PT2
comp4
– Single “multi-threaded process”
• The EFD exchanges the events with the DAQ
(via SFI and SFO interfaces)
– the EFD has one input and multiple outputs
Ctrl
SFO1
SFO2
• The EFD performs only dataflow tasks, the events are processed in
the processing tasks (PTs), which are implemented as independent
processes
Gruppo1 - 25/6/2002
EF High Level Design wrap-up
A.Negri
• The internal dataflow and the event distribution
to the PTs is based on
EFD-SFI connection
Inter-process communication
– reference passing
– shared memory mapped files
Reference passing
• Incoming events are stored in a shared
memory region which is mapped in a file;
this shared Event Store
– makes the events available to the PTs
(the PTs receive, via UNIX domain sockets,
the offsets in the memory mapped file
corresponding to the event location)
– ensures data security, because in case of
crash the OS automatically updates
the memory mapped file
(save the events in the file system)
SFI
EFD
PT1
comp1
comp3
comp2
PT1
• Inside the EFD it is only the event reference
that is moved between components
Gruppo1 - 25/6/2002
Ctrl
PT2
PT2
comp4
SFO
Attività Testbeam TDAQ
• L’attività del gruppo TDAQ italiano al testbeam e’ di grande
importanza perchè consente di utilizzare il prototipo software di
acquisizione dati (Data Flow e Online Software) in un ambiente
realistico. Ci consente di acquisire competenze a riguardo e allo
stesso tempo dare un feedback ai gruppi sviluppatori.
• Altro elemento importante e’ il passo avanti che ne deriva verso
l’integrazione del detector, della sua elettronica di lettura con il
TDAQ e il Detector Control System (DCS).
• Il lavoro, iniziato nel 2001 per il testbeam delle camere MDT del
Muon Barrel, si e’ subito esteso all’integrazione, nel 2002, di altre
camere MDT e nel 2003 delle camere di Trigger (TGC e RPC?), al
DCS per l’allineamento e si userà presto un sistema simile per il
testbeam dei Pixel.
Gruppo1 - 25/6/2002
Attività Testbeam TDAQ (cont)
L’evoluzione del testbeam ad H8 nel 2002-2003 prevede :
• Installazione e lettura di camere MDT costruite da istituti diversi
• Installazione e lettura delle camere di trigger (RPC e TGC)
• Installazione e lettura di un intero settore barrel e un intero
settore endcap, incluse camere e logica di trigger
• Test degli algoritmi di trigger (pattern recognition etc.) e uso di
farm HLT (comune ai vari testbeam di ATLAS) per monitoring,
calibrazione, ricostruzione e analisi online
• Test finale di una slice completa dello spettrometro prima del
commissioning finale del detector
Gruppo1 - 25/6/2002
Tilecal system at H8 (2002)
R C
O O
D R
C B
C O
R P
O E
D B
0
R P
O E
D B
1
ROD crate
R
B
O
E
D
A
C
M
C
CC
C
O
R
B
O
T
T
C
V
i
A
D
C
s
T
D
C
s
F
C
A
A
D
N
C
I/F
s
Beam
crate
LVL1 towers
L
D
A
Q
C
T O
ROS
CTRL
R R
G B
O
R
O
B
2
E
TRG
B
EBIF
I
ROB
F
R
O
B
0
R
O
B
1
3-in-1 card
digitizers
ROS1
TTC
Ethernet
Back-End
R
O
S
C
T
R
L
Tilecal
SFC1
S
F
I
O
Run Control
Conf. Database
MRS IS
PMG IGUI
Gruppo1 - 25/6/2002
CDR
6 optical links from the
detector to the DAQ,
carrying information from
about 250 channels
Configurazione DAQ Muon Testbeam 2001
Temperature
sensors
ADCs, TDCs
C
C. R
o
r
O
TDCs
C.
b
D
o
C. R
C. O
D
Beam
Crate
C
o
r
b
o
Chamber(s)
C
S
M
MDT
Crate
CDR
FEth
PVSS / DCS
FEth
Switch
PC
PC
Monitoring
Calibration
Online
PC
Gruppo1 - 25/6/2002
PC
F/GEth
ROS
F/GEth
SFI
PC
SFO
FEth
Data Flow
Ethernet
Controllo
DCS
Readout configuration at H8 in 2002
Control (CORBO and/or I/O Register)
MDT
Ethernet (Data flow)
S-Link (Data Flow)
ADCs, TDCs
RPC
ROD Crate
Any new
ROD crate
C
o
r
b
o
C. R
C. O
D
S
TGC
ROD Crate
W
I
T
C
H
FastEthernet
Switch
(24 ports)
New MDT
ROD Crate
Gruppo1 - 25/6/2002
NIM logic
C. R
C. O
D
MDT
Crate
PC
FEth
Beam
Crate
CDR
GEth
ROS_1
FEth
EB
ROS_2
FEth
Trigger/Busy
C
S
M
C
o
r
b
o
F/GEth
SFI
PC
GEth
PC Gigabit Ethernet
Switch (8 ports)
SFO
FEth
Pixel TB : Hardware components
CERN LAN
Paolo Morettini
FETH Switch
Gruppo1 - 25/6/2002
Run Control GUI,
On-line
monitoring
TDC
ROS PC
ELONEX
standard PC.
RedHat 7.1
On-Line 0.0.17
PIXRCC1
BBB-VME
ELONEX
dual PCI bus.
RedHat 6.1
On-Line 0.0.17
ROS sw
NFS, BOOTP,
DHCP server
PIXDAQ2
TPLL
TPLL
TPLL
PIXDAQ1
VME Crate
CCT SBC
diskless
RedHat 6.1
On-Line 0.0.17
Run Control
IOM
IOM structure
ROB
Emulator
Ev Sampler
Run Control
SystemController
Buffer
Manager
SubSystem
SubSystem
Controller
SubSystem
Controller
SubSystem
Controller
Controller
VmeInterface
VmeInterface
VmeInterface
VmeInterface
VME card
Gruppo1 - 25/6/2002
VME card
Paolo Morettini
DB/IS
DataBase
Interface
Trigger
Controller
VmeInterface
VME card
“Event Filter”
RR
OO
DD
CC
CC
C
O
R
B
O
P
E
B
R
O
D
0
C
L
T O
D
R R
A
G B
Q
O
R
O
D
1
R
O
B
2
E
B
I
F
P
E
B
BR
EO
AD
C
M
C
CC
ROD crate
C
O
R
B
O
T
T
C
V
i
A
D
C
s
T
D
C
s
C
A
N
I/F
B.Di Girolamo
DAQ
Control Room
Beam crate
R
O
B
0
R
O
B
1
ROC1
TTC
Tilecal
SFC1
L
D
A
Q
Ethernet
S
F
I
O
Back-End
RR
OO
DD
CC
CC
C
O
R
B
O
C
S
M
0
TileCal
CDR
ROD crate
BR
EO
AD
C
M
C
CC
C
O
R
B
O
A
D
C
s
T
D
C
s
C
C
A
I/F
S
W
I
T
C
H
Local SF1
Local SFn
Remote SF1
Remote SFn
Beam crate
Trigger
crate
L
D
A
Q
CR
AO
M
D
AC
CC
TRG
EBIF
ROB
A
D
C
A
D
C
A
D
C
Online
Calibration
ROC1
Ethernet
L
D
A
Q
S
F
I
O
SFC1
CDR
Gruppo1 - 25/6/2002
Back-End
Muon
Know-how & feedback
L’attività TDAQ su testbeam ci ha consentito di :
• Imparare ad usare il software del DAQ-1 ed organizzare un
“tutorial” per divulgarlo alla comunità dei rivelatori
• Integrare il read-out dei rivelatori nel DAQ
• Iniziare lo sviluppo
integrazione nel DAQ
di
monitoring
e
calibrazione,
e
loro
Inoltre ci ha consentito di dare un feedback al gruppo DAQ per :
• Sostituire le costose RIO2 con CPU piu’ economiche
• Sostituire, in configurazioni di testbeam, testbed o testlab, il
costoso S-link con Ethernet
• Emulare con PC o software ad hoc, le funzioni che
necessiterebbero una cospicua quantità di hardware non
essenziale al sistema da realizzare (vedi ROD, ROS, CORBO,...)
Gruppo1 - 25/6/2002
“Slice” verticale LVL1+HLT muoni
• Roma1 : Sviluppi di prototipi di LVL2 hardware e software online
orientati allo studio delle varie componenti funzionali (farm di
processori, I/F con LVL1, message passing efficienti, inserimento
di algoritmi di trigger nel framework online, trigger monitoring,
etc.)
Gruppo1 - 25/6/2002
LVL1
Trigger
System
Detector
detector
data
TTC
Flusso dei dati
in LVL1/HLT/DAQ :
da implementare
in una “slice verticale”
rappresentativa di
un detector (e.g. Muon Det.)
Dataflow
System
Readout
Subsystem
LVL1 output
data
requests
data
fragments
Data
Collection
LVL1 result
data requests
+ decisions
events
Event
Store
ROIs + events
events
HLT
Dataflow
algorithms
PESA
control &
monitoring
Gruppo1 - 25/6/2002
Online
Software
Configurazione lab ATLAS Roma1 e CERN-DAQ
Server
+ DNS
G
W
R
I
O
FE switch
PC
PC
PC
PC
GB switch
Gruppo1 - 25/6/2002
Slice verticale di HLT e DAQ
Temperature
sensors
ADCs, TDCs
C. R
C. O TDCs
C. R
C. O
Beam
Crate
D
C
S
M
D
Chamber(s)
MDT
Crate
CDR
Muon Readout
& Data Acquisition
(Testbeam CERN e
Lab ATLAS Roma)
Messa in opera di una
“slice” verticale del sistema
di Readout, Trigger e DAQ
dei rivelatori di Muoni del
Barrel.
FEth
PVSS / DCS
Switch
FEth
PC
PC
PC
PC
DCS
PC
Fa
st
Et
he
rn
et
FEth
Data Flow
Ethernet
Controllo
Monitoring
Calibration
Online
12 x Dual P3 1 GHz 11 x Dual P3 800 MHz
F/GEth SFI SFO
F/GEth
ROS
Network
Li
nk
Gigabit
Ethernet link
Switch 3COM
SuperStack II 4950
Fibra ottica
HLT Farm
Gruppo1 - 25/6/2002
(SICR Roma)
Architettura:
•Readout e DAQ del
Testbeam dei Muoni
ad H8 del CERN
•Integrazione di una
farm
HLT
quale
quella disponibile al
SICR (Classis ATLAS
Farm)
Scopo:
•Studio del flusso dei
dati dal rivelatore
fino allo storage,
filtrando i dati con
algoritmi HLT.
•Risultati per il TDR
di HLT/DAQ dovuto
per giugno 2003.
Ulteriori attività
TDAQ/Det/SW
• Definizione organizzazione Readout Muon e Pixel vs
necessità HLT, in particolare LVL2 per accedere ai dati
delle “RoI”
• Integrazione dei Read-Out-Driver (ROD) nel ROD Crate
DAQ
• Contributo alla scrittura del formato bytestream (“raw
data”) dei dati, in particolare Pixel, RPC e MDT
• Calibrazioni e loro integrazione nel DAQ
Gruppo1 - 25/6/2002
Sintesi attività HLT/DAQ
In preparazione per il TDR il lavoro si sta concentrando su:
• Messa in opera del DAQ al testbeam H8 (muoni e pixel) e in
parallelo sviluppi sulla slice verticale dei mu per detector
integration e studi di trigger/DAQ
•
Studio di fattibilità dell'uso di EF sub-farms nei testbeam per
calibrazione e monitor degli apparati, sviluppo di software di EF Data Flow
• Studio dell'attuale ambiente software offline (ATHENA) e
verifica del suo possibile uso come framework online per HLT
• Sviluppo di algoritmi di LVL2 per muon barrel, tilecal e pixel.
Analysis/design/implementation del nuovo software di selezione
online (strategie, trigger menu, etc)
•
Verifica della possibilità di utilizzare algoritmi offline per EF.
Gruppo1 - 25/6/2002
Milestone HLT/DAQ/DCS
30.06.01
30.09.01
31.10.01
31.12.01
31.12.02
Interface ATLAS Event Data Model to Raw Data
format
-> 31.12.2002
Use of Event Filter in testbeam for monitoring
-> 31.12.2002
(August & Autumn 2002)
Final assessment of Athena as Event Filter
framework
-> 31.12.2002
Test vertical slice of LVL1 and HLT selection
with a large data sample
-> 31.12.2002
Submission of HLT/DAQ/DCS Technical Design
Report
-> 30.6.2003
Gruppo1 - 25/6/2002
Richieste finanziarie per HLT 2003
Le richieste finanziarie per il 2003 sono basate sul seguente
impegno dei gruppi italiani :
• Slice verticale di TDAQ a Roma1 che include la lettura di
alcuni detector (e.g. MDT e RPC) e alla quale contribuiscono
tutte le sezioni. E’ un test importante per la messa a punto del
software DAQ e degli algoritmi di Trigger (LVL1, LVL2 e EF),
di Calibrazione e Monitoring. Si lavora con eventi simulati che
vengono iniettati all’inizio del Data Flow. Si studiano in
dettaglio le interfacce tra i vari livelli di trigger e di ciascuno
di essi con il DAQ.
• Richiesta finanziaria : 5 k euro a Roma1 per ampliamento del
testbed, s.j. alla presentazione di risultati di integrazione
significativi e alla effettiva necessità.
Gruppo1 - 25/6/2002
Allocazione cifre CORE
• LVL1 Muon Barrel : elettronica on-detector
(incluso sviluppo ASIC) e off-detector, DCS
• LVL2 : Switch, concentratori, distributori e
processori (Spettrometro a muoni e Pixel)
• EF : Interfacce switch-farm, cpu e crate, 10%
prototipi
• Readout (ROS) : Crate, ROB (MDT, RPC e
Pixel), DAQ cpu, link e Trigger I/F
Gruppo1 - 25/6/2002
Proposta per HLT e ROS
• A causa del ritardo nella scrittura del TDR di
HLT/DAQ/DCS, non si è ancora giunti ad una
definizione dell’architettura TDAQ.
• IL TDR è dovuto per giugno 2003 e quindi si propone di
spostare le cifre CORE per ROS e HLT dal 2003-2004
al 2004-2005.
Gruppo1 - 25/6/2002
Profilo di spesa CORE sett.2001
1999
2000 2001
2002
2003
2004
2005 Tot
LVL1 0
0
0
2240
2451
652
ROS
0
0
0
0
1300
HLT
0
0
0
0
500
•
•
•
Tot
(ML) *
(kCHF)
0
5343
4453
1600
0
2900
2400
700
0
1100
900
* Nota che si è assunto 1 CHF = 1200 Lit
* Nota che le stime attuali del costo dello sviluppo del chip richiedono
circa 1.2 GL, quindi un incremento di circa 1 GL
Nota che nel 2002 non si prevedono spese CORE per HLT e ROS
perchè il TDR verrà completato entro fine 2002.
Gruppo1 - 25/6/2002
Profilo di spesa CORE realistico
2000
2001
2002
2003
2004
2005
Tot
Tot
(ML) *
(kEuro)
(kCHF)
Tot
LV1
0
0
2240
(*)
2451
(*)
652
(*)
0
5343
2760
4453
ROS
0
0
0
0
1300
1600
2900
1498
2400
HLT
0
0
0
0
500
700
1100
568
900
• (*) Totali da rivedere in base alle richieste e assegnazioni
effettive
• Nota che nel 2002 non si prevedevano spese CORE per HLT e ROS
perchè il TDR doveva essere completato entro fine 2002. Ora
sappiamo che c’e’ un ulteriore ritardo di 6 mesi (generato dal
ritardo globale di LHC).
• Le attività PESA sono, per ora, attività software coperte dai
finanziamenti per il calcolo.
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Conclusioni (1)
• Il trigger di LVL1 procede con ottimi risultati sia per quanto
riguarda l’elettronica on-detector che per quella off-detector (vedi
ASIC e sviluppi sul link) rispettando le milestone “molto esigenti”
del progetto.
• Il lavoro sugli HLT si sta concretizzando in progetti coordinati quali
l’integrazione di tutti gli aspetti del trigger (incluso il LVL1) nella
slice dei Muoni di Roma (con l’aiuto di tutte le sezioni) e nello
sviluppo di prototipi e di software dedicati all’EF (coordinati da
Pavia).
• Enorme contributo dei gruppi italiani al sistema DAQ dei testbeam
dei rivelatori (Tile, MDT/RPC, Pixel) ampiamente apprezzato a
livello CERN per la qualità del lavoro svolto.
• Contributo importante e unico, nell’ambito di PESA, allo sviluppo
delle simulazioni e degli algoritmi di trigger per la stima delle sue
prestazioni (rate, efficienze, strategie, etc.).
Gruppo1 - 25/6/2002
Conclusioni (2)
Come auspicato dai Referee lo scorso anno :
• Abbiamo avuto una maggiore incidenza nelle fasi decisionali
• Modifiche realizzative hardware e software di alcuni aspetti del DAQ (CPU,
protocolli di trasmissione dati, emulazioni software di hardware non
disponibile o obsoleto o costoso o non critico per le prestazioni, etc.)
• Cambiamenti nella struttura del progetto globale : in particolare negli
HLT/DAQ un approccio guidato dai rivelatori (“testbed” di integrazione
basati sulle slice verticali dei 3 rivelatori rappresentativi di ATLAS)
• A livello italiano abbiamo un’ottima collaborazione tra le sezioni
partecipanti ai vari sotto-progetti tale da rendere efficace persino
il lavoro di sezioni che potrebbero essere considerate “senza massa
critica”. Va precisato che in questo progetto servono competenze
molto precise che vanno recuperate sicuramente dove esiste “una
scuola o una tradizione” ma anche tra persone di lunga esperienza o
tra giovani che hanno la “cultura nuova” per essere efficaci con le
moderne tecnologie.
Gruppo1 - 25/6/2002
Conclusioni (2cont)
• Anche nella prossima organizzazione del TDAQ, quella che ci
porterà alla scrittura del TDR HLT/DAQ e alla realizzazione del
trigger di muoni di LVL1, ci saranno diversi fisici INFN che
occuperanno delle posizioni di coordinamento e responsabilità nel
progetto globale.
Gruppo1 - 25/6/2002